"Normaler" Hauptspeicher heutzutage ist ja Dual-Channel-RAM, d.h. es gibt zwei Zugriffskanäle, die gleichzeitig auf eine Speicherstelle adressieren und zugreifen können. Das zerstört natürlich deine ganze Parallelisierungsidee. Man kann auch nicht einfach einen Speicher entwerfen mit beliebig vielen Kanälen, man muss ja jedes Bit im Speicher für jeden Kanal getrennt über Transistoren 'rausschleifen'. Was ich mir noch vorstellen könnte, wäre ein 2-dimensionaler Speicheraufbau, der dann durch eine Adresse so eine 5x5-Matrix auf den Datenbus legt und in prozessorlokale Speicher lädt. Bei 32 Bit Speicherstellen und 5x5-Matrix wären das aber schon 32x25=800 Datenleitungen. Bei 7x7 schon doppelt so viele. Und alle Prozessoren müssen darüber bedient werden.SYSJM hat geschrieben: Mo 22. Nov 2021, 18:56 Ich hatte ja schon beschrieben, dass jeder Prozessor seine jeweilige Hauptspeicherstelle in allen Musterräumen als einziger Prozessor schreibend zugreift und eine quadratische Umgebung (also 3 x 3 oder 5 x 5 oder ... Hauptspeicherstellen) pro Musterraum auch lesend zugreifen können muss. Insofern bilden Prozessoren und die Musterräume(MR) /Hauptspeicherstellen eine Einheit und das Ganze weicht damit erheblich von bisherigen Prozessoren und deren separatem Hauptspeicher ab. Man könnte auch sagen, alle MR-Stellen sollten "schneller" Hauptspeicher sein, aber versuchsweise täte es auch "langsamer" Hauptspeicher.
Erste Versuche - denke ich - würde man auf einem FPGA machen. Das mal als Stichwort, vielleicht hilft das bei der Suche.
Viel Erfolg~